JT-Luca-Di-Cosola.md

@@ -22,7 +22,7 @@ Le 01/04/2022 (de 16h30 à 17h):
 Le 03/04/2022 (de 14h15 à 15h):
 - Table de vérité
 
-Le 04/04/2022 (de 15h05 à 16h409.
+Le 04/04/2022 (de 15h05 à 16h40):
 - Finalisation table de vérité + gitlab onglet Conception ([ici](https://gitlab-etu.ing.he-arc.ch/alexandr.maquet/vhdl-arc_uc/-/wikis/Conception))
 
 Le 11/04/2022 (de 15h05 à 16h40):
@@ -56,4 +56,11 @@ Le 26.05.2022 (de 8h à 11h):
 - Code pour le composant: Séquenceur
 
 Le 30.05.2022 (de 15h05 à 16h40):
-- Debug des erreurs de syntèse et début testbench
+- Debug des erreurs de syntèse et début testbench
\ No newline at end of file
+
+Le 10.06.2022 (de 22h à 23h30):
+- Reprise et analyse du bloc alu.vhd après avoir remarqué qu'il manquait un process. (Merci Audrey!)
+
+Le 11.06.2022 (de 9h à 11h & de 14h à 17h):
+- Refonte de l'alu.vhd, retrait des signaux temporaires inutiles. Ajout d'un ccr_in dans l'entité, 2ème process pour mettre à jour les drapeaux.
+- Continution des testbench
\ No newline at end of file