@@ -38,3 +38,7 @@ Le 02.05.2022 (de 15h05 à 16h40):
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@@ -38,3 +38,7 @@ Le 02.05.2022 (de 15h05 à 16h40):
- Création de tous les composants necessaires (excepté séquenceur) au arc_up (entités) puis import des composants et déclaration des port map dans la hierarchie top (arc_up)
- Création de tous les composants necessaires (excepté séquenceur) au arc_up (entités) puis import des composants et déclaration des port map dans la hierarchie top (arc_up)
Ps: Petite erreur dans le port map du mux, à régler la semaine prochaine.
Ps: Petite erreur dans le port map du mux, à régler la semaine prochaine.
- arc_up : https://pastebin.com/BaRVdLPn
- arc_up : https://pastebin.com/BaRVdLPn
Le 09.05.2022 (de 15h05 à 16h40);
- Mise en commun des blocs top arc_uc et arc_up (voir dernier commit [ici](https://gitlab-etu.ing.he-arc.ch/alexandr.maquet/vhdl-arc_uc/-/tree/dev))
