- [15h05 - 16h40] Finalisation de la réalisation de l'entité et du port map. Résolution de problèmes de fusion avec Git. Début de la réalisation de la description VHDL du bloc _output_
## Lundi 16.05.2022
- [15h05 - 16h40] Réalisation de la description VHDL des blocs _output_, _input_, _ram_. début de la réalisation de la description VHDL des blocs _rom_ et _mux_.
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- [15h05 - 16h40] Réalisation de la description VHDL des blocs _output_, _input_, _ram_. début de la réalisation de la description VHDL des blocs _rom_ et _mux_.
## Mardi 24.05.2022
- [12h00 - 15h00] Réalisation de la description VHDL des blocs _mux_ et _décodeur d'adresse_. Correction d'un problème avec _cs_out_ et d'un autre avec Git
