- [15h05 - 16h40] Ajout des noms des signaux sur le schéma bloc. Résolution de problèmes de synchronisation avec git. Mise à jour du gitignore. Démarrage du projet en VHDL
## Lundi 02.05.2022
- [15h05 - 16h40] Création des fichiers et première partie de la réalisation de l'entité et du port map de arc_uc
